乾瞻科技發佈 UCIe 3.0 標準 64Gbps 晶粒間互連 IP 解決方案，支援 3 奈米製程

乾瞻科技（InPsytech）近日推出符合 UCIe 3.0 標準的 64Gbps 晶粒間互連 PHY 與控制器 IP 設計套件，專為 3 奈米製程的多晶粒系統（Chiplet）應用進行最佳化。此解決方案旨在協助晶片設計團隊加速可行性研究、平面規劃與系統整合，縮短新一代多晶粒系統的產品開發時程。

該套件具備多項關鍵技術特色，包括完整符合最新 UCIe 3.0 規範，並向下相容既有標準，確保設計團隊能在既有架構上順利延伸。控制器支援多種協定，如 AXI4、CXS.B、CXL、Streaming 與 PCIe，滿足多樣化的應用需求。

在效能方面，該解決方案具備更寬的眼圖（data eye）開口，在不依賴前向錯誤修正機制（FEC）的情況下即可達成 1E-27 位元錯誤率（BER），並提供每位元即時健康監控功能。此外，其功耗表現為 0.2pJ/bit，在兼顧高頻寬與高效能的同時，大幅降低耗能。

該產品設計亦兼具彈性，可同時支援先進封裝與有機基板兩種應用場景，適用於高效能運算（HPC）晶粒、xPU 與 AI 晶粒、記憶體擴充晶粒，以及需要高繞線頻寬密度的多晶粒設計，並可支援光學 I/O 晶粒，為新一代系統整合提供強大助力。

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